Předmět je základní jednotka výuky, jejímž prostřednictvím si student osvojí ucelenou část souboru znalostí a dovedností, potřebnou pro zvládnutí studijního oboru/specializace. Za věcný obsah předmětu zodpovídá garant předmětu. Časovou náročnost předmětu zhruba vyjadřuje atribut předmětu rozsah kontaktní výuky. Například rozsah = 2+2  značí, že předmět bude mít týdně dvě hodiny přednášek a dvě hodiny cvičení týdně. Na závěr semestru musí vyučující provést vyhodnocení, nakolik si ten který student osvojil poznatky a dovednosti, kterých měl během výuky nabýt. Jakým způsobem toto hodnocení vyučující provedou určuje atribut způsob zakončení. U předmětu lze definovat, že předmět je zakončen pouze zápočtem(Z), klasifikovaným zápočtem(KZ), pouze zkouškou(ZK), nebo zápočtem a zkouškou(Z,ZK). Náročnost úspěšného absolvování předmětu je vyjádřena ECTS kreditními body. Výuka předmětu probíhá během semestru. Opakovaně se předmět vyučuje vždy v zimním(Z), nebo v letním(L) semestru každého akademického roku. Výjimečně může předmět být nabízen studentům v obou semestrech(Z,L). Za organizační zajištění výuky zodpovídá přiřazená katedra, která zejména vytvoří časový rozvrh předmětu a zajistí pro předmět vyučující. Někteří přednáší a zkouší, jiní vedou cvičení a udělují zápočty.
Obsahová náplň a další organizační informace, týkající se předmětu je popsána pomocí různých popisných textů(anotace, týdenní osnova, literatura, apod.)
$DODATEK_POPIS

Anotace:
Students get an overview of the contemporary digital design flow and learn practical skills to use synchronous design techniques. They understand the basics of the VHDL language and implementation technologies FPGA and ASIC. Students demonstrate practical use of the design techniques in the course project using modern industry-standard CAD design tools.

Osnovy přednášek:

1.		Contemporary digital design flow.
2.		Project management, metrics, and estimates.
3.		Fundamentals of synchronous design.
4.		Digital circuit implementation technologies - ASICs, FPGAs.
5.		Design at the algorithm level, decomposition to blocks.
6.		The VHDL language for description of digital circuits.
7.		Circuit description on the RT level - registers, counters, multiplexers.
8.		Circuit description on the RT level - arithmetics.
9.		Circuit description on the RT level - on-chip memories.
10.		Synthesis from the RT level - the use of constraints.
11.		Verification plan, models of verification.
12.		Implementation of a testbench.
13.		Design for testability.

Osnovy cvičení:

1.		Students will get practical experience in the design of digital circuits using EDA tools for FPGAs. Students will work out a semestral project and accomplish a short visit in a professional design center.
2.		Introduction to the subject.
3.		[3] Introduction and exercises with FPGA EDA tool.
4.		[3] Design and verification of a simple synchronous circuit.
5.		[5] Individual work on the semestral project.
6.		Visit to a professional digital design center.
7.		Presentation of the results.
8.		Evaluation.

Literatura:

1.		Ashenden P. J. : The designer's guide to VHDL (3rd Edition). Morgan Kaufmann, 2008. ISBN 978-01208878591.
2.		Jasinski R. : Eective coding with VHDL: principles and best practice. MIT Press, 2016. ISBN 978-0262034227.
3.		Readler B. C. : VHDL by Example: A Concise Introduction for FPGA Design. Full Arc Press, 2014. ISBN978-0983497356.

Požadavky:
Basic knowledge of architectures of computers and their units and of digital system design techniques.

Chybí webová stránka.

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr BIE-PS.21 Computer Networks and Internet 2021 VO 5 BIE-PI.21 Computer Engineering 2021 PS 5