Předmět je základní jednotka výuky, jejímž prostřednictvím si student osvojí ucelenou část souboru znalostí a dovedností, potřebnou pro zvládnutí studijního oboru/specializace. Za věcný obsah předmětu zodpovídá garant předmětu. Časovou náročnost předmětu zhruba vyjadřuje atribut předmětu rozsah kontaktní výuky. Například rozsah = 2+2  značí, že předmět bude mít týdně dvě hodiny přednášek a dvě hodiny cvičení týdně. Na závěr semestru musí vyučující provést vyhodnocení, nakolik si ten který student osvojil poznatky a dovednosti, kterých měl během výuky nabýt. Jakým způsobem toto hodnocení vyučující provedou určuje atribut způsob zakončení. U předmětu lze definovat, že předmět je zakončen pouze zápočtem(Z), klasifikovaným zápočtem(KZ), pouze zkouškou(ZK), nebo zápočtem a zkouškou(Z,ZK). Náročnost úspěšného absolvování předmětu je vyjádřena ECTS kreditními body. Výuka předmětu probíhá během semestru. Opakovaně se předmět vyučuje vždy v zimním(Z), nebo v letním(L) semestru každého akademického roku. Výjimečně může předmět být nabízen studentům v obou semestrech(Z,L). Za organizační zajištění výuky zodpovídá přiřazená katedra, která zejména vytvoří časový rozvrh předmětu a zajistí pro předmět vyučující. Někteří přednáší a zkouší, jiní vedou cvičení a udělují zápočty.
Obsahová náplň a další organizační informace, týkající se předmětu je popsána pomocí různých popisných textů(anotace, týdenní osnova, literatura, apod.)
$DODATEK_POPIS

Anotace:
Aim of the course is to acquaint the students with principles of digital circuit simulation at RTL (Register Transfer Level) and TLM (Transaction Level Modeling) levels and with the properties of proper tools. The course covers today recent verification methods, too.

Osnovy přednášek:

1.		Fundamental simulation and verification principles.
2.		Simulation languages VHDL and Verilog.
3.		Sequential and paralel simulation environment.
4.		Hierarchical structure specification, parametrization.
5.		Functions, procedures, and events in simulation models.
6.		Design checking, using of assertions.
7.		Verilog/SystemVerilog: introduction, data types, comparisons.
8.		Communication between modules, transactions.
9.		Simulation management, random and delimited stimulus generation, coverage control.
10.		Advanced design control in simulation, assertion in SystemVerilog.
11.		Universal Verification Methodology (UVM).
12.		Advanced constructions, register model.

Osnovy cvičení:

1.		Introduction, VHDL/Verilog project - Assignment.
2.		VHDL/Verilog project - Consultation.
3.		VHDL/Verilog project - Evaluation.
4.		Test 1 - VHDL/Verilog, Verilog/SystemVerilog project - Assignment.
5.		Verilog/SystemVerilog project - Consultation.
6.		Test 2 - Verilog/SystemVerilog, Verilog/SystemVerilog project - Evaluation.

Literatura:

1.		Mehta, A. B.: SystemVerilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications. Springer, 2016. ISBN 9783319305394.
2.		Mehta, A. B.: ASIC/SoC Functional Design Verification: A Comprehensive Guide to Technologies and Methodologies. Springer, 2018. ISBN 9783319594187.
3.		Mehler, R.: Digital Integrated Circuit Design Using Verilog and Systemverilog (1st Edition). Elsevier, 2014. ISBN 9780124095298.
4.		Cohen, B. - Kumari, S. V. A. - Piper, L.: SystemVerilog Assertions Handbook (3rd Edition). VhdlCohen Publishing, 2013. ISBN 978-0-9705394-3-6.

Požadavky:
Design methods for combinational and sequential logic circuits, knowledge of number representations, and knowledge of the circuit implementations of basic arithmetic operations.

Course information and teaching materials can be found at https://courses.fit.cvut.cz/MI-SIM/

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr NIE-SI.21 Software Engineering 2021 V 2 NIE-NPVS.21 Design and Programming of Embedded Systems 2021 PS 2 NIE-PB.21 Computer Security 2021 V 2 NIE-TI.21 Computer Science 2021 VO 2 NIE-PSS.21 Computer Systems and Networks 2021 V 2