Předmět je základní jednotka výuky, jejímž prostřednictvím si student osvojí ucelenou část souboru znalostí a dovedností, potřebnou pro zvládnutí studijního oboru/specializace. Za věcný obsah předmětu zodpovídá garant předmětu. Časovou náročnost předmětu zhruba vyjadřuje atribut předmětu rozsah kontaktní výuky. Například rozsah = 2+2  značí, že předmět bude mít týdně dvě hodiny přednášek a dvě hodiny cvičení týdně. Na závěr semestru musí vyučující provést vyhodnocení, nakolik si ten který student osvojil poznatky a dovednosti, kterých měl během výuky nabýt. Jakým způsobem toto hodnocení vyučující provedou určuje atribut způsob zakončení. U předmětu lze definovat, že předmět je zakončen pouze zápočtem(Z), klasifikovaným zápočtem(KZ), pouze zkouškou(ZK), nebo zápočtem a zkouškou(Z,ZK). Náročnost úspěšného absolvování předmětu je vyjádřena ECTS kreditními body. Výuka předmětu probíhá během semestru. Opakovaně se předmět vyučuje vždy v zimním(Z), nebo v letním(L) semestru každého akademického roku. Výjimečně může předmět být nabízen studentům v obou semestrech(Z,L). Za organizační zajištění výuky zodpovídá přiřazená katedra, která zejména vytvoří časový rozvrh předmětu a zajistí pro předmět vyučující. Někteří přednáší a zkouší, jiní vedou cvičení a udělují zápočty.
Obsahová náplň a další organizační informace, týkající se předmětu je popsána pomocí různých popisných textů(anotace, týdenní osnova, literatura, apod.)
$DODATEK_POPIS

Anotace:
Studenti získají podrobné informace o používání základních nástrojů pro návrh a simulaci číslicových obvodů velmi vysoké integrace (jazyky VHDL, Verilog). Budou rovněž seznámeni se základními vlastnostmi pokročilých nástrojů SystemVerilog a SystemC).

Osnovy přednášek:

1.		Základní principy simulace, úrovně abstrakce popisu číslicových obvodů.
2.		[5] VHDL: entity, architektury, přehled datových typů a příslušných operací, delta zpoždění, setrvačné zpoždění, transportní zpoždění, sekvenční prostředí, atributy signálů, rezoluční funkce, syntetizovatelné konstrukce jazyka, vytváření uživatelských knihoven, data-flow popis, bloky, strážené bloky, strážené příkazy, strážené signály, strukturní popis, konfigurace strukturních architektur, vytváření testů.
3.		[5] Verilog: analogie s VHDL, moduly a jejich rozhraní, přehled datových typů a operací, sekvenční prostředí, nedeterministické chování Verilogu, blokující a neblokující přiřazení, paralelní prostředí, sítě a strategie sil, syntetizovatelné konstrukce jazyka, modelování struktur, primitivní elementy Verilogu, vytváření testů.
4.		[2] Moderní trendy v simulaci číslicových obvodů (transaction level modeling, coverage driven random testbench, assertions). SystemC & SystemVerilog: souhrnná charakteristika. Metody paralelní simulace.

Osnovy cvičení:

1.

Seznámení se systémem MODELSIM.

Demonstrace ukázkových příkladů v jazyce VHDL.

2.		Práce na 1. projektu.
3.		Práce na 1. projektu.
4.		Práce na 2. projektu.
5.		Práce na 3. projektu.
6.		Vyhodnocení projektů a zápočet

Literatura:
Dewey, A. M. Analysis and Design of Digital Systems with VHDL. International Thomson Publishing, 1996. ISBN 0534954103. Cohen, B. VHDL Coding Styles and Methodologies. Springer, 1999. ISBN 0792384741. Ciletti, M. D. Advanced Digital Design with the Verilog HDL. Prentice Hall, 2002. ISBN 0130891614. Bhasker, J. A SystemC Primer. Star Galaxy Publishing, 2004. ISBN 0965039129. Grötker, T., Liao, S., Martin, G., Swan, S. System Design with SystemC. Springer, 2002. ISBN 1402070721.

Požadavky:
Metody návrhu kombinačních i sekvenčních logických obvodů, znalost reprezentace čísel, znalost návrhu obvodů pro realizaci základních aritmetických operací.

Informace o předmětu a výukové materiály naleznete na https://courses.fit.cvut.cz/MI-SIM/

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr MI-NPVS.2016 Návrh a programování vestavných systémů PO 1 NI-TI.2018 Teoretická informatika V 1