Předmět je základní jednotka výuky, jejímž prostřednictvím si student osvojí ucelenou část souboru znalostí a dovedností, potřebnou pro zvládnutí studijního oboru/specializace. Za věcný obsah předmětu zodpovídá garant předmětu. Časovou náročnost předmětu zhruba vyjadřuje atribut předmětu rozsah kontaktní výuky. Například rozsah = 2+2  značí, že předmět bude mít týdně dvě hodiny přednášek a dvě hodiny cvičení týdně. Na závěr semestru musí vyučující provést vyhodnocení, nakolik si ten který student osvojil poznatky a dovednosti, kterých měl během výuky nabýt. Jakým způsobem toto hodnocení vyučující provedou určuje atribut způsob zakončení. U předmětu lze definovat, že předmět je zakončen pouze zápočtem(Z), klasifikovaným zápočtem(KZ), pouze zkouškou(ZK), nebo zápočtem a zkouškou(Z,ZK). Náročnost úspěšného absolvování předmětu je vyjádřena ECTS kreditními body. Výuka předmětu probíhá během semestru. Opakovaně se předmět vyučuje vždy v zimním(Z), nebo v letním(L) semestru každého akademického roku. Výjimečně může předmět být nabízen studentům v obou semestrech(Z,L). Za organizační zajištění výuky zodpovídá přiřazená katedra, která zejména vytvoří časový rozvrh předmětu a zajistí pro předmět vyučující. Někteří přednáší a zkouší, jiní vedou cvičení a udělují zápočty.
Obsahová náplň a další organizační informace, týkající se předmětu je popsána pomocí různých popisných textů(anotace, týdenní osnova, literatura, apod.)
$DODATEK_POPIS

Anotace:
Studenti se naučí prakticky pracovat s moderními návrhovými nástroji způsobem používaným v praxi. Tedy naučí se vytvořit syntetizovatelný popis návrhu ve VHDL a realizovat tento návrh v hradlovém poli.

Osnovy přednášek:

1.		Pracovní postup návrhu číslicových obvodů.
2.		Řízení projektu, metriky a odhady.
3.		Základy synchronního návrhu.
4.		Technologie realizace číslicových obvodů - FPGA, ASIC.
5.		Návrh na úrovni algoritmu, dekompozice do bloků.
6.		Jazyk VHDL pro popis číslicových obvodů.
7.		Popis obvodu na úrovni RTL - registry, čítače, multiplexery.
8.		Popis obvodu na úrovni RTL - realizace aritmetiky.
9.		Popis obvodu na úrovni RTL - použití pamětí.
10.		Syntéza obvodu z úrovně RTL - constraints.
11.		Plán verifikace, modely pro verifikaci.
12.		Tvorba testovacího prostředí.
13.		Návrh pro snadnou testovatelnost.

Osnovy cvičení:

1.		Cvičení probíhají v laboratořích. Studenti řeší úlohy z oblasti číslicového návrhu s využitím návrhového systému pro FPGA. Funkčnost navrženého obvodu studenti ověří na přípravku. Součástí cvičení je i samostatné řešení semestrálního projektu. V průběhu semestru studenti navštíví profesionální pracoviště zabývající se návrhem číslicových obvodů.
2.		Úvodní cvičení
3.		[3] Seznámení s návrhovým systémem, zadání semestrálních prací.
4.		[3] Návrh a ověření jednoduššího synchronního obvodu.
5.		[5] Samostatné řešení semestrálního projektu.
6.		Návštěva pracoviště zabývajícího se návrhem číslicových obvodů.
7.		Prezentace výsledků semestrálního projektu.
8.		Hodnocení, zápočet.

Literatura:
Ashenden, P. J. The designer's guide to VHDL, 3rd Edition. Morgan Kaufmann, 2008. ISBN 0120887851.

Požadavky:
Základní znalosti o architektuře počítače a jeho jednotek a o návrhu číslicových systémů.

Informace o předmětu a výukové materiály naleznete na https://courses.fit.cvut.cz/BI-PNO/

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr BI-ZI.2018 Znalostní inženýrství V 5 BI-WSI-PG.2015 Webové a softwarové inženýrství V 5 BI-WSI-WI.2015 Webové a softwarové inženýrství V 5 BI-SPOL.2015 Nespecifikovaný/á obor/specializace studia - Unspecified Branch/Specialisation of Study VO 5 BI-WSI-SI.2015 Webové a softwarové inženýrství V 5 BI-TI.2015 Teoretická informatika V 5 BI-ISM.2015 Informační systémy a management V 5 BI-BIT.2015 Bezpečnost a informační technologie V 5 BI-PI.2015 Počítačové inženýrství PO 5